集成電路版圖設計/21世紀全國本科院校電氣信息類創新型應用人纔培養規劃教材 下載 mobi epub pdf 電子書 2024

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　　《21世紀全國本科院校電氣信息類創新型應用人纔培養規劃教材：集成電路版圖設計》主要特點：原理結閤基本設計方法，帶您輕鬆步入集成電路的世界；理論結閤工藝實踐經驗，使您完美理解版圖設計的真諦；知識要點和提醒星羅棋布；設計規則及經驗錦上添花。

內容簡介

　　《21世紀全國本科院校電氣信息類創新型應用人纔培養規劃教材：集成電路版圖設計》主要介紹集成電路版圖設計，主要內容包括半導體器件和集成電路工藝的基本知識，集成電路常用器件的版圖設計方法，流行版圖設計軟件的使用方法，版圖驗證的流程，以及集成電路版圖實例等。
　　《21世紀全國本科院校電氣信息類創新型應用人纔培養規劃教材：集成電路版圖設計》適閤作為高等學校微電子技術專業和集成電路設計專業版圖設計課程的教材，也可作為集成電路版圖設計者的參考書。

內頁插圖

目錄

第1章 半導體器件理論基礎
1.1 半導體的電學特性
1.1.1 晶格結構與能帶
1.1.2 電子與空穴
1.1.3 半導體中的雜質
1.1.4 半導體的導電性
1.2 PN結的結構與特性
1.2.1 PN結的結構
1.2.2 PN結的電壓電流特性
1.2.3 PN結的電容
1.3 MOS場效應晶體管
1.3.1 MOS場效應晶體管的結構與工作原理
1.3.2 MOS管的電流電壓特性
1.3.3 MOS管的電容
1.4 雙極型晶體管
1.4.1 雙極型晶體管的結構與工作原理
1.4.2 雙極型晶體管的電流傳輸
1.4.3 雙極型晶體管的基本性能參數
本章小結

第2章 集成電路製造工藝
2.1 矽片製備
2.1.1 單晶矽製備
2.1.2 矽片的分類
2.2 外延工藝
2.2.1 概述
2.2.2 外延工藝的分類與用途
2.3 氧化工藝
2.3.1 二氧化矽薄膜概述
2.3.2 矽的熱氧化
2.4 摻雜工藝
2.4.1 擴散
2.4.2 離子注入
2.5 薄膜製備工藝
2.5.1 化學氣相澱積
2.5.2 物理氣相澱積
2.6 光刻技術
2.6.1 光刻工藝流程
2.6.2 光刻膠
2.7 刻蝕工藝
2.8 CMOS集成電路基本工藝流程
本章小結

第3章 操作係統與Cadence軟件
3.1 UNIX操作係統
3.1.1 UNIX操作係統簡介
3.1.2 UNIX常用操作
3.1.3 UNIX文件係統
3.1.4 UNIX文件係統常用工具
3.2 Linux操作係統
3.3 虛擬機
3.4 Cadence軟件
3.4.1 Cadence軟件概述
3.4.2 電路圖的建立
3.4.3 版圖設計規則
3.4.4 版圖編輯大師
3.4.5 版圖的建立與編輯
3.4.6 版圖驗證
3.4.7 DraCula DRC
3.4.8 DraCula LVS
本章小結

第4章 電阻
4.1 概述
4.2 電阻率和方塊電阻
4.3 電阻的分類與版圖
4.3.1 多晶矽電阻
4.3.2 阱電阻
4.3.3 有源區電阻
4.3.4 金屬電阻
4.4 電阻設計依據
4.4.1 電阻變化
4.4.2 實際電阻分析
4.4.3 電阻設計依據
4.5 電阻匹配規則
本章小結

第5章 電容和電感
5.1 電容
5.1.1 概述
5.1.2 電容的分類
5.1.3 電容的寄生效應
5.1.4 電容匹配規則
5.2 電感
5.2.1 概述
5.2.2 電感的分類
5.2.3 電感的寄生效應
5.2.4 電感設計準則
本章小結

第6章 二極管與外圍器件
6.1 二極管
6.1.1 二極管的分類
6.1.2 ESD保護
6.1.3 二極管匹配規則
6.2 外圍器件
6.2.1 壓焊塊（PAD）
6.2.2 連綫
本章小結

第7章 雙極型晶體管
7.1 概述
7.2 發射極電流集邊效應
7.3 雙極型晶體管的分類與版圖
7.3.1 標準雙極型工藝NPN管
7.3.2 標準雙極型工藝襯底PNP管
7.3.3 標準雙極型工藝橫嚮PNP管
7.3.4 BiC MOS工藝晶體管
7.4 雙極型晶體管版圖匹配規則
7.4.1 雙極型晶體管版圖基本設計規則
7.4.2 縱嚮晶體管設計規則
7.4.3 橫嚮晶體管設計規則
本章小結

第8章 MOS場效應晶體管
8.1 概述
8.2 MOS管的版圖
8.3 MOS晶體管版圖設計技巧
8.3.1 源漏共用
8.3.2 特殊尺寸MOS管
8.3.3 襯底連接與阱連接
8.3.4 天綫效應
8.4 棍棒圖
8.5 MOS管的匹配規則
本章小結

第9章 集成電路版圖設計實例
9.1 常用版圖設計技巧
9.2 數字版圖設計實例
9.2.1 反相器
9.2.2 與非門和或非門
9.2.3 傳輸門
9.2.4 三態反相器
9.2.5 多路選擇器
9.2.6 D觸發器
9.2.7 二分頻器
9.2.8 一位全加器
……

參考文獻

精彩書摘

　　3.4.6 版圖驗證
　　版圖驗證指的是利用專門的軟件工具，對版圖進行幾個項目的驗證，主要包括版圖設計是否符閤設計規則、版圖和電路圖是否一緻、版圖中是否存在多餘器件以及版圖是否存在斷路、短路或懸空節點等。版圖驗證是版圖設計中必不可少的一個環節，隻有經過版圖驗證檢查的版圖纔可以被送到芯片廠商去加工製作。
　　集成電路版圖驗證主要包括5項內容。
　　（1）設計規則檢查（Design Rule Check，DRC）。設計規則是集成電路版圖版圖各種幾何圖形尺寸的規範，DRC就是按照某個工藝的設計規則檢查版圖中的圖形是否滿足最小寬度、最小間距、最小包圍和最小延伸等要求。DRC可以確保設計的版圖沒有違反設計規則，能夠被集成電路工藝所製作。DRC非常重要，已經成為版圖驗證必做的項目。
　　（2）電學規則檢查（Electric Rule Check，ERC）。ERC主要檢查版圖是否存在短路、斷路和懸空節點等錯誤，以及錯誤的注入類型、錯誤的襯底偏置和錯誤的電源（地）等。ERC一般在進行DRC時同時完成，並不需要單獨運行。
　　（3）電路圖一版圖一緻性檢查（Layout Versus Schematic，LVS）。LVS是把設計的電路圖和版圖進行對比，要求二者達到一緻（匹配）。LVS通常在DRC檢查無誤後進行，它是版圖驗證另一個必做的項目。
　　（4）版圖寄生參數提取（Layout Parasitic Extraction，LPE）。LPE是根據版圖的具體尺寸來計算和提取節點的寄生電容等參數。雖然LPE不是版圖驗證必做的項目，但是在某些集成電路設計中，為瞭更精確地分析版圖的性能，可以進行LPE，並在此基礎上對設計的電路重新進行仿真。
　　（5）寄生電阻提取（Parasitic Resistance Extraction，PRE）。PRE專門提取版圖中的寄生電阻，是LPE的補充。PRE和LPE相互配閤，能在版圖上提取完整的寄生參數，從而更加精確地反映版圖的性能。
　　用Virtuoso Layout Editor編輯生成的版圖是否符閤設計規則和電學規則，其功能是否正確，必須通過版圖驗證係統來驗證。Cadence提供的版圖驗證係統有Dracula和Diva。兩者的主要區彆為Diva是在綫驗證工具，嵌入在Cadence的主體框架之中，可直接點擊版圖編輯大師上的菜單來啓動，使用較方便，但功能較Dracula稍有遜色；Dracula為獨立的版圖驗證係統，可以進行DRC、ERC、LVS、LPE和PRE，其運算速度快，功能強大，能驗證和提取較大的電路，已經成為事實上的標準，本書中的版圖驗證（DRC和LVS）都是利用Dracula工具完成的。
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前言/序言

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