3D集成电路设计 EDA、设计和微体系结构 下载 mobi epub pdf 电子书 2024

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本书是3D设计领域的综述，重点在于使3D技术被采纳的EDA工具和算法，实施架构和在未来的、潜在的3D系统设计。

主要介绍了以下内容：

3D集成电路技术是一种有效的设计方法，使得芯片工业能够沿着性能提高的道路继续发展。

3D集成电路技术的工艺介绍。

3D集成电路技术面临的特殊的关于EDA的挑战，以及解决方法和实践。

使用3D技术的优势。

架构和系统级设计问题。

3D集成电路设计的成本。

内容简介

《3D集成电路设计 EDA、设计和微体系结构》全面地介绍了3D集成电路设计相关的前沿技术，章节之间有侧重也有联系。第1章首先通过处理器与存储器速度差异造成的访问速度问题，引入了3D集成电路产生的原因和存在的问题。第2章介绍了3D集成电路制造相关的基本工艺问题。针对3D集成电路远比平面集成电路严重的散热问题，在第3章总结了相关的热分析和电源传输设计方法，简述了解决相关瓶颈问题的方案。随后，本书走向设计层面，在第4章介绍了带有2D块和3D块的3D布局规划算法。在第5章介绍了几种基于热分析的3D全局布局技术，并通过实验结果比较了多种3D布局技术。第6章针对的是3D集成电路的布线，介绍了基于热分析的3D布线和热通孔插入技术。第7章介绍了重排传统的2D微处理器模块的方法，对不同设计技术、方法进行了讨论。接下来，本书继续提升设计层次，在第8章讨论了3DNoC的设计，包括多种网络拓扑结构和3D片上路由器设计。第9章介绍了高能效服务器设计的3D架构研究。第10章对3D集成电路技术潜在的成本优势进行了系统级分析与设计探索。

作者简介

本书的作者都是3D集成电路研究领域的专家，Yuan Xie教授就职加利福尼亚大学圣巴巴拉分校（University of California at Santa Barbara）。由于他在3D集成电路架构和设计自动化上的突击贡献, 在2015年获选美国电气与电子工程师协会会士。Jason Cong教授现为加利福尼亚大学洛杉矶分校计算机系教授，系主任，北京大学客座教授。他于2001年获选美国电气与电子工程师协会会士。Sachin Sapatnekar教授在明尼苏达大学就职，曾任IEEE transaction of CAD主编，美国电气与电子工程师协会会士。

目录

译者序
原书序
原书前言

第1章 介绍 1
参考文献 11

第2章 3D集成电路工艺考量 12
2.1 介绍 12
2.2 背景:3D集成技术的初期需求 13
2.3 影响3D设计艺术状态的工艺因素 14
2.3.1 各层的堆叠方向:正面对背面与正面对正面 14
2.3.2 层间对准:层间互连误差 15
2.3.3 键合界面设计 17
2.3.4 硅通孔维度:设计点选择 19
2.3.5 通孔工艺集成和通孔类型的重新分类 21
2.4 总结 23
参考文献 24

第3章 三维 （3D） 芯片的热和电源传输挑战 26
3.1 介绍 26
3.2 三维集成电路中的热问题 27
3.2.1 热PDE 27
3.2.2 稳态热分析算法 28
3.2.3 有限元法（FEM） 30
3.2.4 三维电路热优化 33
3.3 三维芯片中的电源传输 34
3.3.1 电源传输基础 34
3.3.2 三维芯片电源传输:模型和挑战 35
3.3.3 控制PSN噪声的设计技术 39
3.3.4 控制PSN噪声的CAD技术 43
3.4 结论 46
参考文献 46

第4章 热敏感3D布局规划 50
4.1 介绍 50
4.2 问题说明 51
4.2.1 含二维块的三维布局规划 51
4.2.2 含三维块的三维布局规划 52
4.3 含二维块的三维布局规划表示法 53
4.3.1 二维表示法的基本表示 53
4.3.2 不同表示法的分析 57
4.4 含三维块的三维布局规划表示法 61
4.4.1 三维切片树 61
4.4.2 三维CBL 61
4.4.3 三元序列 63
4.4.4 多种表示法的分析 65
4.5 优化技术 66
4.5.1 模拟退火 66
4.5.2 基于SA的含二维块的三维布局规划 66
4.5.3 基于SA的含三维块的三维布局规划 68
4.5.4 解析方法 70
4.6 多种三维布局规划技术的影响 72
4.6.1 含二维块的三维布局规划影响 72
4.6.2 含三维块的三维布局规划的影响 74
4.7 总结和结论 76
附录 折叠3D元件设计 77
参考文献 80

第5章 热敏感三维 （3D） 布局 83
5.1 介绍 83
5.1.1 问题建模 83
5.1.2 现有三维布局技术总览 85
5.2 基于分块的技术 86
5.3 二次均匀建模技术 88
5.3.1 线网长度目标函数 89
5.3.2 单元排布成本函数 90
5.3.3 热分布成本函数 91
5.4 多层布局技术 92
5.4.1 三维布局流程 92
5.4.2 解析布局引擎 92
5.4.3 多层架构 96
5.5 基于变换的技术 97
5.5.1 本地堆叠转换方法 98
5.5.2 折叠转换方法 98
5.5.3 基于窗口的堆叠/折叠转换方法 99
5.6 合法化和详细布局技术 100
5.6.1 粗合法化 100
5.6.2 详细合法化 101
5.6.3 通过RCN图的层指定 103
5.7 三维布局流程 104
5.8 多种三维布局技术的影响 104
5.8.1 线网长度和TSV数目的折中 105
5.8.2 热优化的影响 110
5.9 三维布局对线网长度和中继器使用的影响 111
5.9.1 二维/三维布局器和中继器估计 112
5.9.2 实验设置和结果 112
5.10 总结和结论 114
参考文献 115

第6章 三维 （3D） 集成电路中的热通孔插入和热敏感布线 118
6.1 介绍 118
6.2 热通孔 118
6.3 把热通孔插入到布局后的设计 120
6.4 布线算法 123
6.4.1 多层方式 124
6.4.2 使用线性编程的两段方法 126
6.5 结论 129
参考文献 129

第7章 三维 （3D） 微处理器设计 131
7.1 介绍 131
7.2 堆叠完整模块 132
7.2.1 三维堆叠式缓存 132
7.2.2 可选功能 135
7.2.3 系统级集成 139
7.3 堆叠功能单元模块 139
7.3.1 移除互连线 139
7.3.2 对硅通孔的要求 141
7.3.3 设计局限问题 142
7.4 拆分功能单元模块 143
7.4.1 三维缓存结构的折中 143
7.4.2 运算单元的三维分拆 148
7.4.3 三维加法器 148
7.4.4 接口单元 150
7.5 结论 151
参考文献 153

第8章 三维 （3D） 片上网络架构 155
8.1 介绍 155
8.2 片上网络的简要介绍 156
8.2.1 NoC拓扑 156
8.2.2 NoC路由设计 158
8.2.3 NoC设计的更多信息 158
8.3 三维NoC架构 159
8.3.1 对称的NoC路由设计 159
8.3.2 三维（3D）NoC总线混合路由设计 161
8.3.3 真三维（3D）路由设计 162
8.3.4 按维度分解NoC路由设计 164
8.3.5 多层三维NoC路由设计 164
8.3.6 三维NoC拓扑设计 165
8.3.7 三维工艺对NoC设计的影响 166
8.4 使用三维NoC架构的多处理器芯片设计 166
8.4.1 三维二级缓存在CMP架构上的堆叠 167
8.4.2 dTDMA总线作为通信支柱 168
8.4.3 三维（3D）NoC总线混合路由架构 169
8.4.4 处理器和二级缓存组织 170
8.4.5 缓存管理策略 170
8.4.6 方法学 172
8.4.7 结果 173
8.5 结论 176
参考文献 176

第9章 PicoServer:使用三维 （3D） 堆叠技术建立能源效率服务器 179
9.1 介绍 179
9.2 背景 182
9.2.1 服务器平台 182
9.2.2 三维堆叠技术 184
9.2.3 DRAM技术 186
9.3 方法 186
9.3.1 仿真研究 186
9.3.2 估算功率及面积 189
9.4 PicoSever架构 191
9.4.1 核心架构和多线程的影响 192
9.4.2 宽共享总线架构 193
9.4.3 片上DRAM架构 194
9.4.4 一个CMP架构的多NIC需求 198
9.4.5 在三维堆叠中的热考虑 198
9.4.6 将闪存集成到PicoServer的影响 200
9.5 结果 205
9.5.1 整体表现 205
9.5.2 总体功率 208
9.5.3 能源效率的帕累托（Pareto）图 209
9.6 结论 212
参考文献 212

第10章 系统级三维 （3D） 集成电路成本分析与设计探索 216
10.1 介绍 216
10.2 三维集成电路的早期设计评估 217
10.2.1 “兰特规则”的初探 217
10.2.2 芯片面积和金属层估计 218
10.2.3 TSV技术的影响 219
10.3 三维（3D）成本模型 220
10.4 系统级三维IC设计探索 223
10.4.1 评估TSV对芯片面积的影响 223
10.4.2 三维（3D）IC中减少金属层的潜力 223
10.4.3 键合工艺:D2W或W2W 224
10.4.4 成本与三维层数 225
10.4.5 异构堆叠 226
10.5 成本驱动型的三维设计流程 227
10.5.1 案例分析:两层OpenSPARC T1三维处理器 229
10.6 交互对称设计的三维掩膜版的重复使用 230
10.7 结论 231
参考文献 231

前言/序言

原书前言

对于一个观察者来说，纽约市在集成电路设计人员心目中有一个特殊的位置。

曼哈顿结构，模仿了著名的街区和街道，常规应用于物理设计:在此范例下，所有的形状被拆分成矩形，每条线网都垂直或平行于其他线网。3D集成电路的出现将这一规律扩展到曼哈顿的另一个显著特点，即它的摩天大楼，原因是IC向上搭建， 有源器件层堆叠在一起。更准确地说，不再像传统的2D IC工艺仅有一个带有有源 器件层的衬底和此层之上的几层互连线，3D IC将多个芯片层堆叠在一起。这提升了硅实际空间的利用率，并使在堆叠中使用高效的通信结构（就像摩天大楼的电梯）成为可能。

从主流的2D规范到3D显然不是一小步:在不止一个方面，这种改变都增加了一个新的IC设计维度。三维设计需要创新的工艺和制造技术来可靠地、经济地 将多层电路堆叠在一起，需要设计方法从电路层次到架构层次均能充分利用3D的 优势，需要计算机辅助设计（CAD）技术能在设计的所有阶段分析和优化电路。

在之前的几年中，随着3D工艺技术逐步成熟，3D集成电路已经实现，该领域已经引起了研究关注的大爆发。本书的目的就是捕捉当前最先进的技术并向读者综合地介绍当前制造工艺、设计方法、计算机辅助设计（CAD）技术的进展。本书的 一部分内容由该领域最前沿的研究构成，细致探讨了设计3D集成电路的挑战与机遇。

3D集成电路的历史要向前追溯很多年，最早可追溯到几十年前日本政府资助的一个重要研究项目。只是在最近几年，3D集成电路才吸引了关注，如今被认为是一种可实现的选项。时至今日，主要的半导体工业巨头们都在该领域投入了大量的资源。因此，3D技术正处在一个出现重大飞跃的平衡点上。该技术的内容和动 机在第1章中介绍。

3D集成电路覆盖领域广，现有的多种3D技术为成本和性能的折中提供了广阔的空间。这包括多个芯片置于一个衬底上的硅基类工艺，中间层间距为数百微米量级的晶圆级堆叠，以及中间层间距为数十微米量级的薄芯片/晶圆堆叠。前两者的优点是可以实现紧密封装和更高层的集成，缺点是常常造成层间通信的大量性能开销。最后一种，拥有更小的层间距，不仅增加了集成层数，而且利用了能实际显 著改善等效2D实现的新结构。这样先进的技术是本书的重点，此类技术的前沿示例在第2章中有详细阐述。

在构建3D结构的过程中，大量的问题需要CAD工具和设计技术解决。从2D到3D的变化基本上属于拓扑结构的变化，因此为3D芯片设计布局规划、布局及布线工具是非常重要的。此外，3D芯片单位尺寸内比对应的2D芯片需要更大量 的电流，导致了严重的热和电源传输的瓶颈。用于3D的任何物理设计系统必须包 含热分析部分，并且必须关注电源传输网络的构建问题。所有这些问题在第3～6 章中着重进行了说明。在系统层次方面，3D架构可用于构建新结构。对于传感器芯片，传感器可以置于顶层，模拟放大器置于其下，数字信号处理电路再下一层。这种思路已经在概念和实现层次上应用于图像传感器和天线阵列了。对于处理器设计，3D结构使存 储器可以堆叠在处理器之上，从而允许两者间高速的通信，这将解决此类系统中最 主要的一个性能瓶颈。第7～9章讨论了几个系统设计的例子。最后，第10章给出 了一种3D电路成本分析的方法。

我们希望本书能带给读者当前3D IC设计的整体状况和该技术未来的展望。

Sachin Sapatnekar

原书序

我们生活在一个大变革的时代，就像摩尔定律描述的那样，电子世界最近的几 十年见证了前所未有的成长和进步。摩尔定律预测晶体管的集成度每1.5～2年翻一番。与此同时，单个器件的性能同步提升，功耗同步减小，这也让集成电路的总功耗保持可控。没有趋势可以永远持续，不幸的是摩尔定律正要面对这一现状。几年前当CMOS器件不再能继续沿着以往的规律按比例缩小时，困难就出现了。像栅氧化层厚度等关键器件参数已经无法简单地按比例缩小了。结果，器件的关断电流开始以惊人的比率飙升。这些传统的按比例缩小技术的连续问题致使集成电路时钟频率降到几GHz的范围以内。当然，芯片可以选更高的时钟频率，但那样热问题将无法控制。这引发了近期处理器的多核趋势，让每个处理器核最多工作在几GHz。这样做的目标是不再通过提升速度提高整体性能，而是通过增加更多的 处理器核来增加并行处理能力以实现性能提升。存在的挑战是确保通用代码可以有效地并行化。另一个提升CMOS工艺性能的潜在解决方案是，3D集成电路（3D IC）。通过在垂直方向实现多个有源“层”的工艺，益处显著。全局线网将大大缩短，互连带宽将大大提升，延迟将显著减小。大量的低延迟缓存将被应用，智能物理设计将协助减轻热和电源传输的热点。三维集成电路工艺为保持摩尔定律预计的进展提供了可实现的路径，而且不需要传统的按比例缩小。这是未来的一个至关重要的机会。美国国防部先进研究项目局（DAPRA）在许多年前就意识到3D IC工艺的重要性，并对于此领域中具有军用相关性和应用潜质的项目进行了仔细的筛选和资助。这种工艺也有许多潜在的商业价值。针对智能成像器、异质3D集成堆叠和数字性能提升，DAPRA的微系统技术办公室近年启动了一系列基于3D IC的项目。本书中很多章节的研究结果是由DAPRA在3D IC领域赞助的推动下实现的。3D集成电路技术现在尚处于早期阶段，有些工艺刚刚实现而更多的正在开发过程中。然而，它的潜力如此之大以至于一个专注的团队已经开始认真研究和3D IC相关的EDA、设计以及架构问题，这些研究均已在本书中详细总结。第1章由来自IBM公司，对设计和工艺均很擅长的专家很好地介绍了这个领域。第2章由来自IBM公司的工艺研究者提供了精彩的3D IC关键工艺总结，必将使任何设计者和架构工程师受益。第3～6章由加利福尼亚大学洛杉矶分校（UCLA）和明尼苏达大学的研究者阐述了3D IC设计自动化（EDA）的重要问题。这些章节所涉及的关键问题包括热、电气和布局的管理方法，其挑战是在建模和物理设计流程期间的一个多层电子堆栈。第7～9章介绍了3D设计问题，包括由佐治亚理工学院的专家介绍的3D处理器设计，由宾夕法尼亚州立大学的专家介绍的3D片上网络（NoC）架构，以及由密歇根大学和英特尔公司的专家介绍的高能效服务器设计的 3D架构研究。本书最后由宾夕法尼亚州立大学的专家介绍了对3D IC技术潜在成 本优势的系统级分析。像我前面提到的，我们生活在一个大变革的时代。这些变化让人惊惧，因为像摩尔定律这种长期证明的预测和规律不再有效了。然而挑战的时刻也是尝试新想法 的绝佳机会。 3D集成电路技术就是这样一个新想法。本书将成为重要的先锋角色，引领研究人员和集成电路工艺进入这一全新的领域。

DARPA微系统技术办公室 Michael Fritze博士，于弗吉尼亚州阿灵顿，2009年3月

译者序

本书的作者都是3D集成电路研究领域的专家，Yuan Xie教授就职于加利福尼亚大学圣巴巴拉分校（University of California at Santa Barbara 3D集成电路设计 EDA、设计和微体系结构 下载 mobi epub pdf txt 电子书 格式