高速係統設計――抖動、噪聲與信號完整性 [Jitter, Noise and Signal Integrity at High-Speed] 下載 mobi epub pdf 電子書 2024

內容簡介

作者簡介

李鵬博士（Dr. Mike Peng Li）曾是Wavecrest公司的技術總監，現為Altera公司的首席架構師/傑齣工程師。李博士是抖動分離算法方麵一位有聲望的開拓者和抖動、噪聲與信號完整性的標準製定的主要貢獻者。他是PCI ExpreSs抖動標準化委員會的共同主席，是IEEE和IEC贊助的學術會議的技術委員會委員，包括國際測試會議（ITC）以及設計會議（DesignCon）。在涉及抖動、噪聲和信號完整性相關的設計和測試領域，李博士經常齣席會議做報告。

　　李玉山，西安電子科技大學教授，教育部“超高速電路設計與電磁兼容”重點實驗室學術委員會副主任。主持完成1項國傢863計劃和4項國傢自然科學基金項目；主持製定中國電子行業標準3部；獲省部級奬勵10項。在IEEE Trans.上發錶長文12篇；正式齣版教材/專著/譯著12部。研究方嚮：高速電路設計與信號完整性分析，EDA技術及軟件研發。

目錄

第1章 緒論
1．1 抖動、噪聲和通信係統基礎
1．1．1 什麼是抖動、噪聲和信號完整性
1．1．2 抖動和噪聲如何影響通信係統的性能
1．2 時序抖動、幅度噪聲和信號完整性的根源
1．2．1 固有噪聲和抖動
1．2．2 噪聲轉化為時序抖動
1．2．3 非固有噪聲和抖動
1．3 抖動、噪聲的統計信號描述
1．3．1 峰峰值和均方根RMS描述
1．3．2 抖動或噪聲的概率密度函數及分量描述
1．4 抖動、噪聲和BER的係統描述
1．4．1 參考基準選取的重要性
1．4．2 串行數據通信中的抖動傳遞函數
1．5 抖動、噪聲、誤碼率和信號完整性研究述評
1．6 全書概要
參考文獻
第2章 抖動、噪聲及信號完整性的統計信號與綫性理論
A部分： 概率、統計量和隨機信號
2．1 隨機變量及其概率分布
2．1．1 隨機變量和概率
2．1．2 概率分布函數
2．2 統計估計
2．2．1 數學期望或均值
2．2．2 方差
2．2．3 矩
2．2．4 切比雪夫不等式
2．2．5 相關性
2．3 采樣與估計
2．3．1 采樣估計與收斂
2．3．2 中心極限定理
2．4 隨機過程與譜分析
2．4．1 隨機過程的PDF和CDF
2．4．2 隨機過程的統計估計量
2．4．3 幾種隨機過程形式
2．4．4 信號功率和功率譜密度(PSD)
B部分： 綫性係統理論
2．5 綫性時不變係統
2．5．1 時域分析
2．5．2 頻域分析
2．5．3 LTI係統的性質
2．6 LTI係統的統計估計量
2．6．1 均值
2．6．2 自相關函數
2．6．3 均方值
2．7 LTI係統的功率譜密度
2．7．1 輸齣的功率譜密度
2．7．2 輸齣自相關函數
2．8 小結
參考文獻
第3章 抖動及噪聲的根源、機理與數學模型
3．1 確定性抖動(DJ)
3．1．1 數據相關性抖動(DDJ)
3．1．2 周期性抖動(PJ)
3．1．3 有界不相關抖動BUJ
3．2 隨機抖動
3．2．1 高斯抖動
3．2．2 高階f-α抖動
3．3 總抖動PDF與功率譜密度
3．3．1 總抖動的PDF
3．3．2 總抖動的功率譜密度
3．4 小結
參考文獻
第4章 抖動、噪聲、誤碼率及相互關係
4．1 眼圖和BER要點
4．2 總抖動PDF與各分量PDF的關係
4．2．1 總抖動的PDF
4．2．2 抖動PDF的捲積
4．2．3 眼圖結構對應的抖動PDF
4．3 總噪聲PDF與各分量PDF的關係
4．3．1 總幅度噪聲的PDF
4．3．2 噪聲PDF的捲積
4．3．3 眼圖結構對應的噪聲PDF
4．4 時序抖動和幅度噪聲的聯閤PDF
4．4．1 通用二維PDF
4．4．2 二維高斯分布
4．5 BER與抖動/噪聲的關係
4．5．1 時序抖動和BER
4．5．2 幅度噪聲和BER
4．5．3 抖動和噪聲共同作用下的BER
4．6 小結
參考文獻
第5章 統計域抖動及噪聲的分離與分析
5．1 抖動分離的原因和目的
5．1．1 實際抖動分析及測試中的直接觀測量
5．1．2 錶徵、診斷和調試中的需求
5．1．3 統計域中抖動分離方法概述
5．2 基於PDF的抖動分離
5．2．1 針對PDF的尾部擬閤法
5．2．2 通過反捲積確定DJ的PDF
5．3 基於BER CDF的抖動分離
5．3．1 針對BER CDF的尾部擬閤法
5．3．2 “變換的” BER CDF的尾部擬閤法
5．3．3 從BER CDF或 Q因子中估計DJ PDF
5．3．4 從BER CDF中估計總抖動TJ
5．4 直接型雙狄拉剋抖動分離法
5．4．1 總抖動PDF
5．4．2 總BER CDF
5．4．3 直接型 “雙δ” DJ模型的精度
5．5 小結
參考文獻
第6章 時域、頻域抖動及噪聲分離與分析
6．1 抖動的時域及頻域錶徵
6．1．1 抖動的時域錶示
6．1．2 抖動的頻域錶示
6．2 DDJ分離
6．2．1 基於抖動時間函數的分離法
6．2．2 基於傅裏葉頻譜或PSD的分離法
6．2．3 從DDJ中分離DCD和ISI
6．3 PJ，RJ及BUJ分離
6．3．1 基於傅裏葉頻譜
6．3．2 基於PSD
6．3．3 基於時域方差函數
6．4 脈寬拉縮
6．4．1 PWS的定義
6．4．2 PWS的平均和DDJ
6．4．3 PWS估計
6．5 時域、頻域抖動分離法對比
6．6 小結
參考文獻
第7章 時鍾抖動
7．1 時鍾抖動
7．1．1 時鍾抖動的定義
7．1．2 時鍾抖動的影響
7．2 幾種抖動的定義和數學模型
7．2．1 相位抖動
7．2．2 周期抖動
7．2．3 周期間抖動
7．2．4 相互關係
7．3 時鍾抖動與相位噪聲
7．3．1 相位噪聲
7．3．2 相位抖動到相位噪聲的轉換
7．3．3 相位噪聲到相位抖動的轉換
7．4 小結
參考文獻
第8章 鎖相環抖動及傳遞函數分析
8．1 鎖相環簡介
8．2 PLL時域及頻域行為
8．2．1 時域建模與分析
8．2．2 頻域建模與分析
8．3 PLL功能及參數分析
8．3．1 功能分析
8．3．2 參數分析
8．4 PLL抖動及噪聲分析
8．4．1 相位抖動功率譜密度(PSD)
8．4．2 方差及PSD
8．5 二階PLL分析
8．5．1 係統傳遞函數
8．5．2 特性參數
8．5．3 抖動及傳遞函數分析
8．6 三階PLL分析
8．6．1 係統傳遞函數
8．6．2 特性參數
8．6．3 抖動和傳遞函數分析
8．7 與PLL傳統分析方法的對比
8．8 小結
參考文獻
第9章 高速鏈路抖動及信號完整性機理
9．1 鏈路係統的體係結構與部件
9．2 發送器
9．2．1 發送器子係統體係結構
9．2．2 性能的決定性因素
9．3 接收器
9．3．1 接收器子係統體係結構
9．3．2 接收器性能的決定性因素
9．4 信道或媒質
9．4．1 信道材料和特性
9．4．2 信道中的其他損耗
9．5 參考時鍾
9．6 總鏈路抖動預算
9．7 小結
參考文獻
第10章 高速鏈路抖動及信令完整性的建模與分析
10．1 綫性時不變近似
10．2 發送器建模與分析
10．2．1 發送器數據位流
10．2．2 發送器均衡
10．2．3 發送器抖動相位調製
10．2．4 發送器噪聲幅度調製
10．2．5 發送器損耗
10．2．6 發送器驅動器
10．3 信道建模與分析
10．3．1 信道綫性時不變LTI建模
10．3．2 信道傳遞函數
10．3．3 通用信道模型
10．4 接收器建模與分析
10．4．1 接收器損耗
10．4．2 接收器時鍾恢復
10．4．3 接收器均衡
10．4．4 接收器參考電壓噪聲的幅度調製錶示
10．4．5 接收器驅動電壓噪聲的幅度調製錶示
10．4．6 接收器驅動器
10．5 小結
參考文獻
第11章 高速鏈路抖動及信令完整性的測試與分析
11．1 鏈路信令及其對測試的影響
11．1．1 標稱鏈路信令測試的含義
11．1．2 高級鏈路信令測試
11．2 發送器輸齣測試
11．2．1 標稱串行鏈路信令的發送器測試
11．2．2 高級串行鏈路信令的發送器測試
11．3 信道及信道輸齣測試
11．3．1 基於S參數的信道測試
11．3．2 帶有參考發送器的信道測試
11．4 接收器測試
11．4．1 標稱鏈路信令的接收器測試
11．4．2 高級鏈路信令的接收器測試
11．4．3 接收器內部抖動測試
11．5 參考時鍾測試
11．6 鎖相環測試
11．6．1 無激勵的測試方法
11．6．2 基於激勵的測試方法
11．7 環迴測試
11．8 小結
參考文獻
第12章 總結與展望
12．1 總結
12．2 展望
參考文獻
索引

前言/序言

通信中的數據速率在不斷升高，工程師們遭遇到愈加復雜的JNB及SI難題。本書提供瞭快速、有效而可靠地解決這些難題的有力工具

抖動、噪聲和誤碼（JNB）以及信號完整性問題，已經成為當今高速數字設計中的最大挑戰。本書作者是PCI Express抖動標準化委員會的共同主席，也是本領域權威專傢之一。書中給齣瞭係統性的全麵指南，用於剋服這些挑戰。書中著重介紹瞭最新的抖動、噪聲和誤碼以及信號完整性問題的解決方案，內容涉及理論、分析、方法和應用。

本書內容特色：

● JNB分量的分類、相互關係、測量依據和傳遞函數

● JNB及各分量定量解析和建模中的統計及信號處理理論

● 抖動、噪聲和BER：物理/數學基礎及統計信號處理的觀點

● 統計分布域、時域、頻域的抖動分離技術

● 相位、周期性及周期間抖動及其關鍵相互關係

● 時鍾産生及時鍾恢復中的PLL抖動

● 高速鏈路係統中的抖動、噪聲及信號完整性機理

● 抖動、噪聲及信號完整性的定量建模與分析

● 鏈路和係統的測試需求與技術

● 高速JNB及信號完整性的發展趨勢

李鵬，曾任Wavecrest公司技術總監和Altera公司的Fellow。現為Intel公司的Fellow及IEEE Fellow。李博士是抖動分離算法方麵一位有聲望的開拓者和抖動、噪聲與信號完整性的標準製定的主要貢獻者。他是PCI Express抖動標準化委員會的共同主席，HMC 30G/60G物理層標準化委員會主席, OIF/CEI 56G PAM4標準主編，是IEEE和IEC贊助的學術會議的技術委員會委員，其中包括ITC、CICC及DesignCon。在涉及抖動、噪聲和信號完整性相關的設計和測試的領域，李博士經常齣席會議做報告。

李玉山，西安電子科技大學教授，教育部“超高速電路設計與電磁兼容”重點實驗室學術委員會副主任。主持完成1項國傢863計劃和4項國傢自然科學基金項目；主持製定中國電子行業標準3部；獲省部級奬勵10項。在IEEE Trans.上發錶長文12篇；正式齣版教材/專著/譯著12部。研究方嚮：高速電路設計與信號完整性分析，EDA技術及軟件研發。

譯者序

李鵬博士是世界領先芯片公司Intel的Fellow及IEEE Fellow，在國際通信學術前沿領域是一位傑齣的披荊斬棘、破浪前行者。這本有關抖動、噪聲及信號完整性的專著被翻譯成自己的母語，應該是值得自豪和有成就感的事件。近些年，銅信道的速率已做到10～25 Gbps，光縴信道的多數速率則為10～40 Gbps。目前，銅互連也正在衝擊56 Gbps。在這種高速傳輸下的鏈路抖動，必須做到亞皮秒以下纔能獲得滿意的誤碼率。而噪聲更是無處不在，低信噪比一直是誤碼的主要根源。說到底，抖動與噪聲乾擾是信號（數據）完整性研究中最基礎的對象。當前，從芯片、印製闆再到大係統，高密度電/光互連的信號完整性問題正以主角的身份，儼然對高速電路與係統設計指標提齣嚴峻的挑戰。本書所針對的，就是抖動、噪聲這兩種影響通信係統數據（信號）完整性乃至誤碼率的“頑癥”。作者在研究中創立瞭尾部擬閤抖動分離算法；提齣確定性抖動、隨機抖動、總抖動等框架體係；率先用隨機信號及綫性理論去分析高速鏈路係統等。本書從時域、頻域、統計域角度全方位地對發送器、接收器、信道、均衡、時鍾恢復子係統的抖動、噪聲、誤碼率及其信號完整性機理、建模與測試等問題進行瞭深入淺齣的分析與討論，堪稱一部凝聚作者汗水結晶的開拓式專著。目前，國際上鮮有從高速鏈路底層著力探討抖動/噪聲的專業論著。希望本書能吸引國內通信業、電子行業的同行關注具有可靠性屬性的抖動、噪聲一類的信號完整性問題。藉此推動國內在高速領域的研究與國際完全接軌並盡快付諸工程應用。書中對抖動的精闢闡述更有獨到之處，值得精讀！本書由西安電子科技大學從事信號完整性研究的教師和部分博士生、碩士生共同翻譯並由李玉山審定。參與審校和翻譯的人員有： 潘健、初秀琴、路建民、劉洋、李先銳、董巧玲等。另外，王君、尚玉玲、楊菊、硃劍、白鳳蓮等也參加瞭部分相關工作。誠然，技術性專著的翻譯加工主要是正確理解加準確陳述的過程，其中的各個環節，一定存在諸多不妥之處，切盼得到同行和讀者的不吝賜教。作者李鵬博士百忙中重審瞭新的中文稿。本書齣版得到瞭國傢自然科學基金(No.60871072、No.61301067、No 61501345)、教育部超高速電路設計與EMC重點實驗室、華為技術有限公司和西電研究生院的鼎力相助。譯者在此一並謹緻真摯的謝忱。本書可以作為電子通信類學科博士生、碩士生的選修課程教材，也可以作為電子電路與係統設計工程師自學抖動、噪聲及其信號完整性問題的研究必讀和參考手冊。李玉山於西安電子科技大學電路CAD研究所2016年1月

前言

摩爾定律依然指引著世界半導體産業的技術路綫圖。目前，集成電路(IC)的特徵尺寸已經降到65 nm，近期還將進一步做到45 nm、32 nm、22 nm以至於14 nm和10 nm等。它將使得集成電路係統具有更多的功能及更強的數據處理能力。顯然，一個高效的復雜多功能係統需要快速的輸入輸齣(I/O)能力。所以，當先進的集成電路係統中晶體管數目不斷增加時，I/O的速度也在不斷地升高。盡管特徵尺寸的降低及I/O速度的升高賦予係統更好的功能和性能，它們同時也帶來瞭技術上的挑戰。I/O速度的升高使得鏈路總的可用最大抖動預算——單位間隔(Unit Interval, UI)必將相應地減小。為瞭確保整個鏈路係統能有較好的誤碼率(BER)，此時最嚴峻的挑戰就是要降低抖動。特徵尺寸減小帶來另一個非常嚴峻的挑戰是功率密度和功率損耗必須小於某一約束的限度，或者說要采用低功耗設計。這時，必須降低噪聲以便在低功耗/低電壓信號時能保持一個閤理的信號噪聲比(SNR)，從而噪聲指標又變成瞭一個很關鍵的因素。當信道材料不變時，在同樣有損信道條件下隨著數據速率的升高，高頻分量將迅速增加，這時的數據信號衰減和退化將加劇。信號的衰減和退化造成的信號完整性(SI)問題主要錶現為確定性抖動及噪聲。齣於成本效益的考量，一般采用常規信道材料及多種高速I/O標準的技術途徑去提高I/O鏈路的數據速率，這時對抖動、噪聲及信號完整性的挑戰將會更加嚴峻。今天，麵嚮計算機的應用主要以銅綫作為信道，其高速I/O速率標準大都設計為10～25 Gbps，其中包括PCI Express Ⅲ/Ⅳ(8/16 Gbps)，Serial ATA Ⅲ/Ⅳ(6/12 Gbps)以及HMC Ⅲ(15~30 Gbps)等。這些標準的下一代數據速率可能會提高到20～60 Gbps。另一方麵，麵嚮網絡的一些應用主要以光縴作為信道，大多數速率都設計為10～40 Gbps，例如Fibre Channel 16/32X(16/32 Gbps)，Gigabit Ethernet(GBE)10X/25X(10/25 Gbps)以及Sonet OC��192/OC��768(10/40 Gbps)等。這些網絡I/O鏈路的下一代數據速率可能會加倍或翻兩番到25～60 Gbps。在10 Gbps時，單位間隔為100 ps；而40 Gbps時，單位間隔僅為25 ps。為瞭維持一個好的BER(例如10-12)，這類數據率下I/O鏈路中的隨機抖動必須在亞皮秒(ps)甚至更低，這是一項十分嚴峻又具挑戰性的任務。可以想象，將來隨著數據率進一步的提高，抖動、噪聲和信號完整性帶來的挑戰將會變得更加嚴重。30多年來，齣版瞭許多信號完整性的書籍。但是書中涉及抖動、噪聲和BER的部分都相當簡短。隻有兩本書比較詳細地論述過抖動，但由於它們已經過去瞭15～17年，與現在關於抖動、噪聲及信號完整性的知識及認知水平相比，那些內容也顯得過時瞭。過去15年中的巨大進展已經為抖動、噪聲和信號完整性建立瞭新的理論和算法。關於抖動的定理及分析，抖動分量中的確定性抖動(DJ)、隨機抖動(RJ)以及相關數學模型正在成為對抖動加以量化的更好度量。關於抖動跟蹤，抖動傳遞函數已被廣泛應用於定量求解抖動、噪聲及信令的輸齣和冗餘度分析。基於概率密度函數(PDF)、纍積分布函數(CDF)以及相應捲積運算的統計信號分析方法正逐漸取代常規落後的、簡單又不準確的峰峰值和RMS等度量。正規地采用綫性時不變(LTI)定理，加上統計信令及電路定理，可以求解鏈路係統及其子係統中的抖動、噪聲和信令性能等。與此同時，在高速網絡和計算機I/O鏈路的體係結構和數據傳輸速度方麵也取得瞭巨大的進展。總的來說，這些標準提齣的體係結構都是以數吉比特每秒的速率串行傳輸，在接收器采用時鍾恢復電路(CRC)提取時鍾時序。CRC可以跟蹤並降低接收器輸入端的低頻抖動以維持接收器及整個係統良好的BER性能。已經開發齣許多時鍾及數據恢復算法與電路，其中有些是基於鎖相環(PLL)、相位內插(PI)及過采樣(OS)的。每一種時鍾恢復都給齣瞭不同的抖動傳遞函數、跟蹤能力及其特色。為瞭減輕或者補償有損信道造成的信號退化影響，已經研究齣多種先進的均衡技術及電路，包括綫性均衡(LE)、判決反饋均衡(DFE)等。為瞭應對在新的數倍吉比特每秒的高速I/O鏈路中齣現的新體係結構、數據速率、時鍾恢復及均衡等問題帶來的挑戰，已經研究齣一些 高速係統設計――抖動、噪聲與信號完整性 [Jitter, Noise and Signal Integrity at High-Speed] 下載 mobi epub pdf txt 電子書 格式

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