基於Cadence的信號和電源完整性設計與分析 下載 mobi epub pdf 電子書 2024

內容簡介

本書主要介紹信號完整性和電源完整性的基礎理論和設計方法，結閤實例詳細介紹瞭如何在Cadence Allegro Sigrity仿真平颱完成相關仿真並分析結果。同時，在常見的數字信號高速電路設計方麵，本書詳細介紹瞭高速並行總綫DDR3和高速串行總綫PCIE、SFP+傳輸的特點，以及運用Cadence Allegro Sigrity仿真平颱的分析流程和方法。本書特點是理論和實例相結閤，並且基於Cadence Allegro Sigrity的ASI 16.64以及Sigrity 2015仿真平颱，使讀者可以在軟件的實際操作過程中理解各方麵的高速電路設計理念，同時熟悉仿真工具和分析流程，發現相關的問題並運用類似的設計、仿真方法去解決。

作者簡介

周潤景教授，中國電子學會高級會員，IEEE/EMBS會員，國傢自然科學基金項目"高速數字係統的信號與電源完整性聯閤設計與優化”等多項***、省部級科研項目負責人，主要從事模式識彆與智能係統、控製工程的研究與教學工作，具有豐富的教學與科研經驗。

目錄

第1章 信號完整性
1．1 信號完整性的要求以及問題的産生
1．1．1 信號完整性的要求
1．1．2 信號完整性問題産生的原因
1．2 信號完整性問題的分類
1．2．1 反射
1．2．2 串擾
1．2．3 軌道塌陷
1．2．4 電磁乾擾
1．3 傳輸綫基礎理論
1．3．1 傳輸綫
1．3．2 特性阻抗的計算
1．3．3 傳輸綫的分類
1．3．4 傳輸綫效應
1．3．5 避免傳輸綫效應的方法
1．4 端接電阻匹配方式
1．4．1 並聯終端匹配
1．4．2 串聯終端匹配
1．4．3 戴維南終端匹配
1．4．4 AC終端匹配
1．4．5 肖特基二極管終端匹配
1．4．6 多負載的端接
1．5 仿真模型
1．5．1 IBIS模型
1．5．2 驗證IBIS模型
1．6 S參數
1．6．1 集總電路和分布電路
1．6．2 S參數的作用、由來和含義
1．6．3 S參數在電路仿真中的應用
1．6．4 S參數的優缺點
1．7 電磁場求解方法
1．7．1 2D求解器
1．7．2 2．5D求解器
1．7．3 3D求解器
1．8 信號完整性仿真分析
1．8．1 反射理論及其仿真分析
1．8．2 串擾理論及其仿真分析
1．8．3 時序分析
1．9 本章小結
第2章 電源完整性
2．1 電源完整性的重要性
2．2 技術趨勢
2．3 電源分布係統（PDS）
2．3．1 PDS設計的關鍵
2．3．2 目標阻抗
2．3．3 電壓調節模塊（VRM）
2．3．4 去耦電容器
2．3．5 電源平麵
2．4 電源係統的噪聲來源
2．4．1 開關噪聲
2．4．2 共模噪聲
2．4．3 電源噪聲
2．5 Cadence PI設計方法與步驟
2．6 單節點仿真
2．6．1 設計目標
2．6．2 創建新PCB文件
2．6．3 啓動電源完整性設置嚮導
2．6．4 導入PCB參數
2．6．5 設置仿真參數
2．6．6 擺放電壓調節模塊
2．6．7 選擇電容器滿足目標阻抗
2．7 多節點仿真
2．7．1 學習目標
2．7．2 打開PCB文件
2．7．3 初始多節點分析
2．7．4 去耦電容器布局
2．7．5 多節點仿真和分析
2．8 直流分析 (DC Analyze)
2．9 交流分析(AC Analysis)
2．10 諧振分析
2．10．1 串聯諧振
2．10．2 並聯諧振
2．11 PDS阻抗分析
2．12 本章小結
第3章 高速時鍾係統設計
3．1 共同時鍾係統
3．1．1 共同時鍾數據建立時序分析
3．1．2 共同時鍾數據保持時序分析
3．2 源同步時鍾係統
3．2．1 源同步時鍾數據建立時序分析
3．2．2 源同步時鍾數據保持時序分析
3．3 DDR3時序分析
3．3．1 DDR3時序指標
3．3．2 Cadence分析
3．3．3 Speed 2000分析
3．3．4 兩種仿真流程的分析比較
3．3．5 實際測試
3．4 本章小結
第4章 DDR3並行總綫仿真
4．1 高速DDRX總綫概述
4．1．1 DDR發展
4．1．2 Bank和Rank
4．1．3 接口電平
4．1．4 ODT
4．1．5 Slew Rate Derating
4．1．6 Write Leveling
4．1．7 DDR3的新功能
4．2 開發闆簡介
4．3 闆載 DDR3的特點
4．4 Cadence仿真
4．4．1 仿真前的準備工作
4．4．2 數據總綫的仿真分析
4．4．3 數據選通信號的仿真分析
4．4．4 地址總綫的仿真分析
4．4．5 小結
4．5 布綫後仿真
4．5．1 DDR3參數提取
4．5．2 DDR3信號完整性仿真
4．5．3 DDR3電源完整性仿真
4．5．4 小結
4．6 DDR3 SSN分析
4．6．1 使能DDR Simulation
4．6．2 設置 Mesh
4．6．3 設置 Bus Groups
4．6．4 設置 Controller Model
4．6．5 設置 Memory Model
4．6．6 設置 Write仿真選項
4．6．7 設置 Read仿真選項
4．6．8 生成報告
4．6．9 小結
4．7 DDR3並行總綫的布綫規範總結
4．8 本章小結
第5章 PCIE串行總綫仿真
5．1 常見高速串行總綫標準一覽
5．2 串行總綫結構的基本要素
5．3 PCIE仿真
5．3．1 闆載PCIE簡介
5．3．2 PCIE參數提取
5．3．3 PCIE信號完整性仿真
5．3．4 PCIE電源完整性仿真
5．4 PCIE的仿真、實測對比
5．5 本章總結
第6章 SFP+串行總綫仿真
6．1 SFP+簡介
6．2 差分通道建模
6．2．1 提取SFP+無源通道
6．2．2 生成3D仿真端口
6．2．3 差分對的3DFEM仿真
6．3 通道仿真
6．4 SFP+規範仿真
6．5 仿真與實測對比
6．6 電源完整性仿真
6．6．1 SFP+電源介紹
6．6．2 直流壓降分析
6．6．3 平麵諧振分析
6．7 本章小結
第7章 PCB的闆級電熱耦閤分析
7．1 電熱耦閤概述
7．1．1 電熱耦閤研究背景與意義
7．1．2 電熱耦閤研究現狀
7．2 熱路基礎理論
7．2．1 傳熱學基本原理
7．2．2 熱路的熱阻、熱容提取
7．2．3 熱路與電路的等效
7．2．4 邊界條件的熱路建模
7．3 電熱耦閤方法
7．3．1 電與熱的關係
7．3．2 電熱分布方程求解
7．4 電熱耦閤分析
7．4．1 電熱耦閤分析流程
7．4．2 實驗分析設計
7．4．3 實驗步驟
7．5 實驗結果分析
7．5．1 熱路對電路的影響
7．5．2 電路對熱路的影響
7．6 本章小結
參考文獻

前言/序言

序言

自從Intel公司聯閤創始人戈登·摩爾（Gorden Moore）於1965年提齣摩爾定律以來，在過去的五十年裏，計算機的CPU性能基本按照“晶體管數量每兩年就翻一番”的速度迅猛發展。可以說摩爾定律更清晰地定義瞭當代科技的發展速度，推動瞭整個科技行業的發展，幫助工程師持續優化電子産品，提高人們的生活品質。摩爾日前錶示：“我沒有看見其他任何領域能在如此長的時間裏保持指數式增長。對我來說，互聯網的發展令人驚嘆，這將帶來一個充滿機會的新世界。”

可穿戴設備、物聯網、車聯網、智能傢居、移動醫療、雲計算、大數據以及互聯網領域的持續創新，給人們的生活帶來瞭日新月異的變化，智能手錶、無人機、無人駕駛汽車等已經不斷問世。

計算機領域的高性能CPU工藝製程仍在不斷進步，截至上一季度末，Intel公司有半數的芯片齣貨量都采用瞭新的14nm工藝，取代瞭之前的22nm工藝。

智能手機和平闆電腦領域的ARM處理器正以體積小、低功耗、低成本、高性能贏得瞭超過99%的用戶，ARM最新發布的64位處理器采用瞭16nm的工藝製程。

並行總綫方麵，最新一代DDR4內存産品從2014年年底開始陸續問世，DDR4在采用瞭3DS堆疊封裝技術後，單條內存的最大容量可以達到128GB，為DDR3的8倍；電壓方麵，電壓從DDR3的1.5V降低至DDR4的1.2V，移動版的LPDDR4電壓隻有1.1V；頻率方麵，DDR4工作頻率提升到2400~3200MHz。

串行總綫方麵，目前的PCIe 3.0傳輸速率已達到瞭8Gbps，下一代速率為16Gbps的PCIe 4.0標準將於2016年正式發布，而更快速率的25Gbps以太網標準也在製定中。

越來越高的工作頻率和傳輸速率、越來越低的芯片功耗和供電電壓，對EDA行業的設計和仿真技術都提齣瞭更大的挑戰。更精準更高效的全三維仿真、芯片-PCB協同仿真以及串並行通道的協議仿真技術已成為近年來EDA仿真發展的新趨勢。

Cadence公司最新的Sigrity 2015産品針對電子行業發展的最新趨勢和需求，結閤多項專利技術提供瞭IC芯片、封裝和PCB闆級的各種SI/PI/EMI仿真工具。

本書深入淺齣、圖文並茂、理論聯係實際，采用Cadence的各種常見仿真工具對闆級的SI/PI問題進行瞭詳細的仿真分析和探討，是一本非常實用的高速電路設計和仿真參考書。

上海鏗騰電子科技有限公司資深應用工程師鬍勁鬆2015年5月

前言

目前PCB係統中最典型的電性能分析主要包括信號完整性（Signal Integrity，SI）、電源完整性（Power Integrity，PI）和電磁兼容三大方嚮。電磁兼容的研究已經有很多年瞭，而SI和PI的研究在近幾年取得瞭突飛猛進的發展，因為越來越多的人逐漸意識到高速設計對PCB和係統設計帶來的挑戰。今天，在芯片封裝或PCB設計和調試的各個階段，不管是在國外還是國內，在半導體、芯片封裝、計算機、通信、消費電子、航空航天和國防等各個領域，人們對SI和PI的設計流程和分析驗證都顯得格外重視。

SI是錶示信號質量在傳輸後仍然保持正確的一種特性，主要是將信號從芯片內忠實地、以最短的時間發送到接收端。傳統SI分析包括分析信號的插入損耗、迴波損耗，信號傳輸的眼圖、抖動、串擾、浴盆麯綫和誤碼率等。PI是錶示電源質量在傳輸後仍然保持正確的一種特性，主要是為芯片內的有源器件提供一個乾淨的參考電壓。傳統的PI分析包括分析電源本身的頻域諧振、時域噪聲和去耦電容的放置等。一直以來，由於技術水平和軟件支持等方麵的原因，許多關於SI/PI方麵的研究都是孤立的，即研究SI時會假設其電源是理想的，研究PI時也不考慮信號翻轉的影響。如果係統頻率比較低，這樣的假設可能問題不大，但當頻率逐漸提高後，忽略兩者之間的影響就會帶來諸多方麵的問題。

Cadence公司緻力於全球電子設計技術創新，並在當今集成電路設計和電子産品設計中發揮瞭核心作用。采用Cadence軟件來設計和驗證消費電子産品、網絡和通信設備，以及計算機係統中的尖端半導體器件、PCB等，已越來越成為業界的潮流。Cadence公司的電子設計自動化（Electronic Design Automation，EDA）産品涵蓋瞭電子設計的整個流程，包括係統級設計，功能驗證，IC綜閤及布局布綫，模擬、混閤信號及射頻IC設計，全定製集成電路設計，IC物理驗證，PCB設計和硬件建模仿真等。Cadence公司還提供詳細的技術支持，幫助客戶優化其設計流程；同時提供設計外包服務，協助客戶進入新的市場領域。如今，全球知名半導體與電子係統公司均將Cadence軟件作為其設計的標準工具軟件。

基於以上的認識，我們對本書各章節做瞭相應的安排。本書具有如下特點。

理論與軟件操作相結閤：將信號完整性及電源完整性理論分析研究與Cadence軟件的信號完整性工具及電源完整性工具（Cadence Allegro Sigrity）相結閤，對高速電路設計中存在的信號完整性問題和電源完整性問題進行瞭分析和研究，並提齣瞭相應的解決方法。

與設計實例相結閤：本書結閤瞭Altera公司的STRATIX GX開發闆、DDR闆卡與STRATIX GX開發闆的互聯係統、PCI-E闆卡等設計實例，對其中的信號完整性和電源完整性問題進行瞭分析與研究，使讀者在掌握理論與軟件操作的同時，最終將其應用到實際設計中。

具有係統性與獨立性：本書基本上涵蓋瞭高速電路闆設計中信號完整性與電源完整性分析的基本問題，既可以把本書作為教材來係統地學習，同時也可以將其當作工具書有針對性地閱讀其中的某一章或某幾章，從而適閤不同層次、不同水平的讀者閱讀。

本書主要分為信號完整性分析與電源完整性分析兩大部分，每部分又可分為基礎理論與軟件操作。本書共7章，其中第4章中DDR3的仿真內容由王洪艷進行驗證並編寫，其餘章節由周潤景編寫，全書由周潤景統稿。參加本書編寫的還有薑攀、托亞、賈雯、蔣詩俊、何茹、張晨、李誌、劉艷珍、劉白靈、韓亦俍、樊宇、張大山、張紅敏。

本書的齣版得到瞭上海鏗騰電子科技有限公司資深應用工程師鬍勁鬆先生和電子工業齣版社張劍先生的大力支持，也有很多讀者提齣瞭寶貴的意見，在此一並錶示感謝！

本書得到國傢自然科學基金的支持（高速數字係統的信號與電源完整性聯閤分析及優化設計，項目批準號：61161001，2012.1—2015.12），在此錶示感謝！

本書對高速電路設計人員以及高等學校相關專業的師生有很好的使用價值與參考意義，對提高我國高速電路的設計水平將發揮積極的作用。由於Cadence 公司Sigrity的仿真工具功能非常強大，不可能通過一本書給齣全部內容的詳盡介紹，加上時間與水平有限，不妥之處還望指正。

編著者

看完後再追評吧

很實用，很好！

復製粘貼這段話，錶示這個産品我沒有發現什麼問題，或者還沒有使用。100個商品需要評論，一個間隔10秒，1000秒，需要太久瞭把

很不錯，質量好，到貨快

數比想象中薄一些

老公要買的書，應該是正品！

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