Cadence高速電路闆設計與仿真(第5版)——原理圖與PCB設計 下載 mobi epub pdf 電子書 2024

基本信息

書名：Cadence高速電路闆設計與仿真(第5版)——原理圖與PCB設計

定價：88.0元

作者：周潤景著

齣版社：電子工業齣版社

齣版日期：2015-04-01

ISBN：9787121250491

字數：736000

頁碼：

版次：5

裝幀：平裝

開本：16開

商品重量：0.4kg

編輯推薦

Cadence高速電路闆設計與仿真經典力作

內容提要

本書以Cadence Allegro SPB 16.6為基礎，從設計實踐的角度齣發，以具體電路的PCB設計流程為順序，深入淺齣地詳盡講解元器件建庫、原理圖設計、布局、布綫、規則設置、報告檢查、底片文件輸齣、後處理等PCB設計的全過程。本書的內容主要包括原理圖輸入及元器件數據集成管理環境的使用、中心庫的開發、PCB設計工具的使用，以及後期電路設計處理需要掌握的各項技能等。

目錄

作者介紹

周潤景教授，IEEE/EMBS會員，中國電子學會高級會員，航空協會會員，主要研究方嚮是高速數字係統的信號與電源完整性聯閤設計與優化，具有豐富的數字電路、傳感器與檢測技術、模式識彆、控製工程、EDA技術等課程的教學經驗。

文摘

序言

序 言
Allegro PCB産品是Cadence公司在PCB設計領域的旗艦産品，因其功能強大、易學易用，得到瞭廣大電子工程師的厚愛。
Allegro PCB産品涵蓋瞭完整的PCB設計流程，包括電路圖輸入，PCB編輯及布綫，PCB闆級係統電源完整性及信號完整性分析，PCB設計製造分析，以及PCB製造輸齣等。
電子工程領域的PCB設計有難、有易，Cadence公司為瞭適應不同的市場需求，分彆提供如下幾個集成的、從前端到後端的Allegro PCB設計解決方案，幫助用戶應對不同設計的要求。
Allegro Orcad係列：滿足主流用戶PCB設計要求。
Allegro L係列：適用於對成本敏感的小規模到中等規模的團隊，同時具有隨著工藝復雜度增加而伸縮的靈活性。
Allegro XL/GXL：滿足先進的高速、約束驅動的PCB設計，依托Allegro具有鮮明特點的約束管理器管理解決方案，能夠跨設計流程同步管理電氣約束，如同一個無縫的過程。
麵對日益復雜的高速PCB設計要求，Cadence公司的上述産品包提供的都是一個統一且集成的設計環境，能夠讓電子工程師從設計周期開始到布綫持續解決高速電路設計問題，以提高電子工程師的設計效率。
由於Allegro PCB軟件功能強大，本書的作者周潤景教授總結瞭多年的Allegro平颱工具教學和使用心得，在結閤《Cadence高速電路闆設計與仿真》前4版經驗的基礎上，特意將Allegro PCB拆分成兩本書來寫，即《Cadence高速電路闆設計與仿真（第5版）——原理圖與PCB設計》和《Cadence高速電路闆設計與仿真（第5版）——信號與電源完整性分析》，以滿足不同層級讀者的需要。這兩本書分彆以PCB物理設計及PCB分析為齣發點，圍繞Allegro PCB這個集成的設計環境，按照PCB新的設計流程，通俗易懂地講解利用Allegro PCB軟件實現高速電路設計的方法和技巧。
作為Cadence Allegro/Orcad在中國的閤作夥伴，我嚮各位讀者推薦此書作為學習Allegro/Orcad的桌麵參考書。

北京迪浩永輝技術有限公司技術經理 王鵬


前 言
隨著工程技術的電子化、集成化和係統化的迅速發展，電路設計已經進入一個全新的時代，尤其是高速電路設計已成為電子工程技術發展的主流，而Cadence以其強大的功能和高級的繪圖效果，逐漸成為PCB設計行業中的主導軟件。Cadence完善的集成設計係統和強大的功能符閤高速電路設計速度快、容量大、精度高等要求，使它成為PCB設計方麵的代錶。本書以Cadence公司新發布的 Allegro SPB 16.6作為開發平颱，以實際案例貫穿整個PCB設計開發的全過程，設計思路清晰，更加具有應用性。
新版Cadence軟件在使用製程方麵的全新優化和增強，可以使讀者在原有基礎上進一步提高設計的穩定性，縮短開發周期，完善係統的綜閤性能。
Allegro SPB 16.6中的新技術包括：
Allegro SPB 16.6的Pspice支持多核（超過4核），因而在仿真速度方麵高可提升4倍。加強瞭與用戶互動的功能，可通過雲存儲將設計放到雲端。此外，在Team Design、小型化等方麵都有很好的改進。
Allegro SPB 16.6産品綫的新功能有助於嵌入式雙麵及垂直部件的小型化改良，改進時序敏感型物理實現與驗證，加快時序閉閤，並改進ECAD和機械化CAD（MCAD）協同設計——這些對加快多功能電子産品的開發至關重要。
Allegro SPB 16.6通過自動交互延遲調整（AiDT）加快時序敏感型物理實現。自動交互延遲調整可縮短時間，滿足高級標準界麵的時序約束，如DDR3等，縮短的程度可達30%～50%。AiDT可幫助用戶逐個界麵地迅速調整關鍵高速信號的時間，或將其應用於字節通道級，將PCB上的綫路調整時間從數日縮短到幾個小時。
本書共18章，其中，王洪艷編寫瞭章～第4章，並對書中的例子做瞭全麵的驗證；第5章～8章由周潤景編寫。全書由周潤景負責統稿。參加本書編寫的還有薑攀、托亞、賈雯、張龍龍、劉曉霞、薑曉黎、何茹、蔣詩俊、張晨、張紅敏、張麗敏、周敬、宋誌清。
本書的齣版得到瞭北京迪浩永輝科技公司執行董事黃勝利先生、技術經理王鵬先生和電子工業齣版社張劍先生的大力支持，也有很多讀者提齣瞭寶貴的意見，在此一並錶示衷心的感謝！
同時，本書的齣版得到瞭國傢自然科學基金項目“高速數字係統的信號與電源完整性聯閤分析及優化設計”（項目批準號：61161001）的資助。
為便於讀者閱讀、學習，特提供本書實例下載資源，請訪問yydz.phei.. 網站，到“資源下載”欄目下載。
由於Cadence公司的PCB工具性能非常強大，不可能通過一本書完成內容的詳盡介紹，加上時間與水平有限，因此書中難免有不妥之處，還望廣大讀者批評指正。

編著者