Intel FPGA/CPLD設計 高級篇 下載 mobi epub pdf 電子書 2024

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編輯推薦

　　Intel公司審校，Intel資-深FAE傾力打造，Intel器件類圖書　　Intel公司推薦FPGA CPLD培訓教材　　深入討論Intel FPGA CPLD設計和優化技巧　　掃碼下載所有實例的完整工程、源代碼和使用說明文件

內容簡介

　　本書作者憑藉多年工作經驗，深入地討論瞭Intel FPGA CPLD的設計和優化技巧。在討論FPGA CPLD設計指導原則的基礎上，介紹瞭Intel FPGA器件的高-級應用；引-領讀者學習邏輯鎖定設計工具，詳細討論瞭時序約束與靜態時序分析的方法；針對市場應用需求，分彆介紹瞭SoC FPGA和OpenCL係統應用技術；結閤實例討論如何進行設計優化，介紹瞭Intel的可編程器件的高-級設計工具與係統級設計技巧。　　本書所有實例的完整工程、源代碼和使用說明文件，都以雲存儲的方式存放在雲端，讀者可以通過掃描二維碼的方式進行下載。　　本書可作為高等院校通信工程、電子工程、計算機、微電子與半導體等專業的教材，也可作為硬件工程師和IC工程師的實用工具書。

作者簡介

　　王誠：西安電子科技大學 通信與電子信息係統 碩士 高-級工程師 Lattice公司中國區總經理，工作經驗豐富研究領域：擴頻通信、CDMA通信、3G基帶設計、FPGA 數字ASIC設計、優化、驗證取得成果：兩項WCDMA實現技術專利發明人，在一級期刊上發錶多篇CDMA技術論文，發錶數篇國內外FPGA ASIC設計技術研討會論文，編寫圖書《FPGA CPLD設計工具──Xilinx ISE 使用詳解》、《Altera FPGA CPLD設計（基礎篇）》、《Altera FPGA CPLD設計（高-級篇）》 王江宏 西北工業大學 通信與信息係統專業 碩士研究生 畢業後先後加入中興通訊 上海貝爾 Altera Intel工作 主要從事無綫通信設備技術研發， FPGA+ARM技術支持。

目錄

第1章 可編程邏輯設計指導原則 1
1．1 可編程邏輯基本設計原則 1
1．1．1 麵積和速度的平衡與互換原則 1
1．1．2 硬件原則 11
1．1．3 係統原則 13
1．1．4 同步設計原則 16
1．2 可編程邏輯常用設計思想與技巧 19
1．2．1 乒乓操作 19
1．2．2 串並轉換 21
1．2．3 流水綫操作 21
1．2．4 異步時鍾域數據同步 22
1．3 Altera推薦的Coding Style 26
1．3．1 Coding Style的含義 27
1．3．2 結構層次化編碼（Hierarchical Coding） 27
1．3．3 模塊劃分的技巧（Design Partitioning） 28
1．3．4 組閤邏輯的注意事項 29
1．3．5 時鍾設計的注意事項 32
1．3．6 全局異步復位資源 38
1．3．7 判斷比較語句case和if．．．else的優先級 39
1．3．8 使用Pipelining技術優化時序 39
1．3．9 模塊復用與Resource Sharing 39
1．3．10 邏輯復製 41
1．3．11 香農擴展運算 43
1．3．12 信號敏感錶 45
1．3．13 狀態機設計的一般原則 46
1．3．14 Altera Megafunction資源的使用 48
1．3．15 三態信號的設計 48
1．3．16 加法樹的設計 49
1．4 小結 51
1．5 問題與思考 52
第2章 Altera器件高級特性與應用 53
2．1 時鍾管理 53
2．1．1 時序問題 53
2．1．2 鎖相環應用 60
2．2 Arria10硬浮點數字信號處理模塊 69
2．2．1 硬浮點DSP塊介紹 69
2．2．2 Altera FPGA中浮點DSP實現的演進 69
2．2．3 硬浮點DSP的優勢 70
2．2．4 Xilinx Ultrascale DSP48E2 74
2．3 片外高速存儲器 74
2．3．1 外部存儲接口方案的關鍵特性 74
2．3．2 支持的存儲標準 75
2．3．3 存儲接口寬度 75
2．3．4 I O管腳 76
2．3．5 外部存儲接口IP支持類型 76
2．3．6 Arria10外部存儲接口架構 78
2．4 Hybrid Memory Cube 83
2．4．1 存儲帶寬麵臨的挑戰 83
2．4．2 HMC的優勢 84
2．4．3 Altera HMC交互操作平颱 85
2．4．4 Altera HMC路標 87
2．4．5 網絡係統應用案例 88
2．5 Altera JESD204B Megacore 90
2．5．1 基本介紹 90
2．5．2 功能描述 94
2．5．3 Debug指導 97
2．6 高速串行收發器 100
2．6．1 Arria10 Transceiver概述 100
2．6．2 Transceiver設計流程 104
2．6．3 PLL和時鍾網絡 107
2．6．4 復位Transceiver通道 112
2．6．5 重配接口和動態重配 115
2．6．6 校準 118
2．7 小結 119
2．8 問題與思考 119
第3章 SoC FPGA嵌入式設計基礎 120
3．1 SoC FPGA簡介 120
3．1．1 SoC FPGA係列器件組閤 120
3．1．2 SoC FPGA的工具和軟件 124
3．1．3 SoC FPGA的生態係統 124
3．2 基於ARM Coretex A9 MPCore的硬件處理係統 126
3．2．1 硬核處理器係統框圖與係統集成 127
3．2．2 Endian支持 129
3．2．3 HPS-FPGA橋接 129
3．2．4 HPS地址映射 130
3．3 Qsys係統集成工具 131
3．3．1 Qsys簡介 131
3．3．2 在Qsys中例化硬核處理器係統組件 132
3．4 SoC嵌入式設計套裝 (Embedded Design Suite) 140
3．4．1 SoC EDS介紹 140
3．4．2 Embedded Command Shell 143
3．4．3 ARM DS-5 AE 143
3．4．4 啓動工具使用指南 144
3．4．5 硬件庫（Hardware Library） 145
3．4．6 HPS Flash編程器 146
3．4．7 裸金屬編譯器 147
3．4．8 Linux軟件開發工具 147
3．5 小結 148
3．6 問題與思考 148
第4章 時序約束與時序分析 149
4．1 時序約束與時序分析基礎 149
4．1．1 周期與最高頻率 150
4．1．2 利用Quartus II工具分析設計 152
4．1．3 時鍾建立時間 155
4．1．4 時鍾保持時間 156
4．1．5 時鍾輸齣延時 156
4．1．6 引腳到引腳的延遲 157
4．1．7 Slack 157
4．1．8 時鍾偏斜 158
4．1．9 Quartus II 時序分析工具和優化嚮導 158
4．2 設置時序約束的常用方法 159
4．2．1 指定全局時序約束 160
4．2．2 指定個彆時鍾約束 164
4．3 高級時序分析 172
4．3．1 時鍾偏斜 172
4．3．2 多時鍾域 174
4．3．3 多周期約束 174
4．3．4 僞路徑 181
4．3．5 修正保持時間違例 183
4．3．6 異步時鍾域時序分析 184
4．4 最小化時序分析 185
4．5 使用Tcl工具進行高級時序分析 186
4．6 TimeQuest簡介 187
4．7 小結 190
4．8 問題與思考 190
第5章 設計優化 191
5．1 解讀設計 191
5．1．1 內部時鍾域 192
5．1．2 多周期路徑和僞路徑 193
5．1．3 I O接口的時序要求 194
5．1．4 平衡資源的使用 194
5．2 設計優化的基本流程和首次編譯 195
5．2．1 設計優化基本流程 195
5．2．2 首次編譯的約束和設置 196
5．2．3 查看編譯報告 198
5．3 資源利用優化 200
5．3．1 設計代碼優化 201
5．3．2 資源重新分配 201
5．3．3 解決互連資源緊張的問題 203
5．3．4 邏輯綜閤麵積優化 203
5．3．5 網錶麵積優化 207
5．3．6 寄存器打包 209
5．3．7 Quartus II中的資源優化顧問 211
5．4 I O時序優化 211
5．4．1 執行時序驅動的編譯 211
5．4．2 使用IOE中的觸發器 212
5．4．3 可編程輸入 輸齣延時 215
5．4．4 使用鎖相環對時鍾移相 217
5．4．5 其他I O時序優化方法 218
5．5 最高時鍾頻率優化 219
5．5．1 設計代碼優化 219
5．5．2 邏輯綜閤速度優化 225
5．5．3 布局布綫器設置 227
5．5．4 網錶優化和物理綜閤 228
5．5．5 使用LogicLock對局部進行優化 233
5．5．6 位置約束、手動布局和反標注 234
5．5．7 Quartus II中的時序優化顧問 235
5．6 使用DSE工具優化設計 236
5．6．1 為什麼需要DSE 236
5．6．2 什麼是DSE，如何使用 236
5．7 如何減少編譯時間 238
5．8 設計優化實例 239
5．9 小結 242
5．10 問題與思考 243
第6章 Altera OpenCL開發套件和其他高級工具 244
6．1 命令行與Tcl腳本 244
6．1．1 命令行腳本 245
6．1．2 Tcl腳本 249
6．1．3 使用命令行和Tcl腳本 253
6．2 DSP Builder工具 254
6．2．1 DSP Builder設計流程 254
6．2．2 與SOPC Builder一起構建係統 258
6．3 Altera OpenCL軟件開發套件 259
6．3．1 OpenCL基本介紹 259
6．3．2 OpenCL架構 260
6．3．3 AOCL的安裝和應用 264
6．3．4 AOCL FPGA編程 267
6．4 小結 272
6．5 問題與思考 272
第7章 FPGA係統級設計技術 273
7．1 信號完整性及常用I O電平標準 273
7．1．1 信號完整性 273
7．1．2 單端標準 278
7．1．3 差分標準 282
7．1．4 僞差分標準 285
7．1．5 片上終端電阻 285
7．2 電源完整性設計 286
7．2．1 電源完整性 286
7．2．2 同步翻轉噪聲 287
7．2．3 非理想迴路 290
7．2．4 低阻抗電源分配係統 293
7．3 功耗分析和熱設計 297
7．3．1 功耗的挑戰 297
7．3．2 FPGA的功耗 297
7．3．3 熱設計 299
7．4 SERDES與高速係統設計 301
7．4．1 SERDES的基本概念 302
7．4．2 Altera Stratix IV GX中SERDES的基本結構 305
7．4．3 典型高速係統應用框圖舉例 311
7．4．4 高速PCB設計注意事項 315
7．5 小結 317
7．6 問題與思考 318
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