Xilinx ZYNQ-7000 AP SoC開發實戰指南 EDA工程技術叢書 下載 mobi epub pdf 電子書 2024

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編輯推薦

　　Xilinx ZYNQ-7000 All Programmable(AP) SoC係列器件將處理器的軟件可編程能力與FPGA的硬件可編程能力完美結閤，通過硬件、軟件和I/O可編程性實現瞭擴展式係統級差異、集成和靈活性，並以其低功耗和低成本等係統優勢實現無與倫比的係統性能，同時可以加速産品上市進程。與基於傳統SoC的處理解決方案不同，ZYNQ-7000器件的靈活可編程邏輯能實現優化與差異化功能，使設計人員可以根據大部分應用的要求添加外設和加速器。
　　本書基於Xilinx公司的ZYNQ-7000 AP SoC，介紹瞭其體係結構與開發思想，並使用多個實例講述瞭其開發方法與流程。
　　本書中所有實例的相關源代碼都可在清華大學齣版社網站下載。
　　在開發過程中如果有疑問，歡迎到電子創新網的賽靈思社區交流，作者將不定期在此網站發布勘誤錶、問題解答等。

內容簡介

　　本書基於Xilinx公司的ZYNQ 7000 AP SoC，介紹瞭其體係結構與開發思想，並使用多個實例講述瞭其開發方法與流程。全書共9章。書中講述瞭ZYNQ.7000 AP SoC傢族的特點、體係與結構以及軟件開發的獨特之處； 以Vivado開發套件為基礎，講述瞭ZYNQ.7000 AP SoC的軟硬件開發流程； 為瞭方便使用ISE/PlanAhead軟件的讀者入手，還簡要描述瞭使用它們開發ZYNQ��7000 AP SoC嵌入式軟件的方法，但本書仍以Vivado套件為主要工具進行開發講解； 給齣瞭常用外設的使用示例，包括MIO/EMIO接口、通用I/O、中斷控製器、定時器係統等，還給齣瞭XADC模塊的使用示例； 圍繞Vivado以IP為中心的設計思想，用實例講解瞭如何設計用戶自定義IP核； 使用System Generator for DSP在Matlab/Simulink環境下建模，介紹瞭基於模型的DSP算法設計，並通過多個實例講解瞭其設計思想和設計流程； 使用Vivado HLS軟件，通過多個實例講述瞭高層次綜閤的設計思想和設計流程。
　　本書可作為電子通信、軟件工程、自動控製、智能儀器和物聯網相關專業高年級本科生或研究生學習嵌入式操作係統及其應用技術的教材，也可作為嵌入式係統開發和研究人員的參考用書。

目錄

第1章 不隻是芯片，更是完整的平颱産品
1.1 FPGA的這三十年
1.2 FPGA的芯片結構
1.3 傳統的FPGA開發基本流程
1.4 Xilinx FPGA傢族介紹
1.5 Xilinx開發工具與設計平颱
1.5.1 ISE與Vivado、Vivado HLS簡介
1.5.2 System Generator簡介
1.6 為什麼使用ZYNQ
1.6.1 ZYNQ傢族的優勢
1.6.2 ZYNQ傢族的主要應用
1.6.3 現有的ZYNQ傢族器件
1.6.4 ZYNQ傢族的特性
1.7 UltraFast設計方法

第2章 ZYNQ的體係、結構與開發思想
2.1 應用處理器單元
2.1.1 APU的基本功能
2.1.2 APU的係統級視圖
2.2 信號、接口與引腳
2.2.1 電源引腳
2.2.2 PS I/O引腳
2.2.3 PS-PL電平移位使能
2.2.4 PS-PL MIO-EMIO信號與接口
2.3 時鍾
2.3.1 時鍾係統
2.3.2 CPU時鍾
2.4 復位
2.4.1 復位後的啓動流程
2.4.2 復位資源
2.5 JTAG調試與測試
2.6 啓動與配置
2.6.1 PS的啓動過程
2.6.2 PL的啓動過程
2.7 係統互聯結構
2.8 可編程邏輯PL
2.8.1 PL的組件
2.8.2 輸入/輸齣
2.8.3 PL的配置
2.9 ZYNQ開發思想
2.9.1 ZYNQ-7000軟件開發的特點
2.9.2 ZYNQ-7000 SoC軟件與應用的開發流程
2.9.3 設備的驅動架構
2.9.4 裸機程序開發流程
2.9.5 Linux程序開發
2.10 設計基於PL的算法加速器
2.10.1 用PL為PS卸載
2.10.2 PL與存儲係統的性能
2.10.3 選擇PL接口

第3章 ZYNQ-7000 AP SoC設計與開發流程
3.1 ZYNQ-7000 AP SoC開發流程簡介
3.2 基於Vivado+SDK的設計與開發
3.2.1 使用Vivado構建硬件平颱
3.2.2 使用SDK完成軟件開發
3.2.3 啓動鏡像文件的生成與下載
3.3 基於PlanAhead+SDK的設計與開發

第4章 ARM Cortex-A9外圍設備應用實例
4.1 MIO/EMIO接口
4.1.1 MIO/EMIO接口功能概述
4.1.2 應用實例
4.2 通用I/O模塊GPIO
4.2.1 GPIO簡介
4.2.2 功能詳述
4.2.3 編程指南
4.2.4 應用實例
4.3 中斷控製器GIC
4.3.1 GIC簡介
4.3.2 中斷源分類
4.3.3 中斷優先級仲裁
4.3.4 相關寄存器
4.3.5 應用實例
4.4 定時器係統
4.4.1 定時器係統簡介
4.4.2 私有定時器、私有看門狗
4.4.3 全局定時器
4.4.4 係統看門狗
4.4.5 TTC單元
4.4.6 編程指南
4.4.7 相關寄存器
4.4.8 應用實例

第5章 XADC模塊應用實例
5.1 簡介
5.2 功能詳述
5.2.1 XADC模塊相關引腳
5.2.2 模擬量輸入類型及量化關係
5.2.3 電壓、溫度的記錄與報警
5.2.4 自動校正功能
5.3 XADC工作模式
5.3.1 單通道模式
5.3.2 自動序列模式
5.3.3 外部多路復用器模式
5.4 控製接口
5.4.1 DPR/JTAG-TAP接口
5.4.2 常用接口單元
5.5 相關寄存器
5.5.1 狀態寄存器
5.5.2 控製寄存器
5.6 應用實例
5.6.1 基於Vivado的XADC模塊硬件配置
5.6.2 基於SDK的軟件開發

第6章 用戶IP核的定製
6.1 基於Vivado的用戶IP核封裝與例化
6.1.1 用戶IP核的建立
6.1.2 用戶IP核邏輯功能的設計與封裝
6.1.3 用戶IP核的例化
6.2 基於SDK的編程指導

第7章 基於模型的DSP設計
7.1 System Generator的安裝、係統要求與配置
7.2 Simulink的基本使用方法
7.3 創建基於System Generator的簡單設計
7.4 定點數據類型的處理
7.5 係統控製與狀態機
7.6 多速率與串並轉換
7.7 使用存儲單元
7.8 在Vivado IDE中使用System Generator模型
7.9 把C/C++程序導入System Generator模型
7.10 把System Generator模型封裝為自定義IP
7.11 對System Generator中生成的AXI4-Lite接口的模型進行驗證

第8章 Vivado高層次綜閤
8.1 Vivado HLS的基本開發方法
8.2 Vivado HLS中的數據類型
8.2.1 任意精度整數類型
8.2.2 Vivado HLS支持的數學函數類型
8.3 Vivado HLS中的接口綜閤
8.3.1 模塊級彆的I/O協議
8.3.2 端口類型的處理
8.3.3 如何把數組實現為RTL接口
8.3.4 如何把數組實現為AXI4的相關接口
8.4 在Vivado IPI中使用HLS生成的IP
8.5 把使用HLS生成的IP用作PS的外設

第9章 MicroZed開發闆的介紹
9.1 MicroZed基本介紹
9.2 下載程序與測試
9.3 測試更多的DDR內存空間
9.4 在MicroZed上運行開源Linux
9.4.1 在Linux中控製GPIO
9.4.2 在Linux中進行以太網通信
9.4.3 測試PS與USB的通信
9.4.4 由PS嚮PL提供時鍾信號
參考文獻

精彩書摘

　　《Xilinx ZYNQ-7000 AP SoC開發實戰指南 EDA工程技術叢書》：
　　1.多處理器架構的考慮
　　1）多處理架構：AMP
　　在AMP架構下，兩個ARM Cortex—A9內核都可以運行不同的操作係統，但是它們共享同一個物理內存。一般情況下，可以為兩個ARM內核選擇不同的操作係統，推薦的選擇之一如下：
　　其中一個運行功能完整的操作係統，並作為主操作係統，例如Linux，它們具備完善的網絡接口和用戶界麵，可以開發功能復雜的應用程序。
　　另一個內核則使用小尺寸的、輕量級彆的操作係統，例如FreeRTOS，它們能夠更高效地處理有關內存和實時性的應用。在這個內核上，甚至可以使用裸機（baremetal）程序，即不含有操作係統，用來完成一些實時性很高的微控製器應用。
　　在AMP下，係統設備（例如UART、定時器／計數器和以太網控製器）被哪一個處理器控製也是很關鍵的問題。一般而言，大多數設備都要被指定到某一個處理器中，而中斷控製器可以在雙核之間共享，但是其中的一個處理器要配置為中斷的主控，因為需要它來初始化中斷控製器。
　　兩個內核之間的通信方式也是係統運行效率的關鍵因素之一，它可以通過處理器之間的中斷、內存共享和消息傳遞等方式來實現。
　　2）多處理架構：SMP
　　在SMP架構下，兩個ARM內核運行的是同一個操作係統。此時需要選擇多核處理能力更強的操作係統，它的調度器需要自動、高效地在雙核之間完成綫程的調度。此時用戶可以指定處理器來運行某個綫程，使用任何可用的處理器處理中斷，並指定其中的某一個作為係統初始化時的主處理器，並啓動另外的內核。
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前言/序言

　　Xilinx ZYNQ 7000 All Programmable(AP)SoC係列器件將處理器的軟件可編程能力與FPGA的硬件可編程能力完美結閤，通過硬件、軟件和I/O可編程性實現瞭擴展式係統級差異、集成和靈活性，並以其低功耗和低成本等係統優勢實現無與倫比的係統性能，同時可以加速産品上市進程。與基於傳統SoC的處理解決方案不同，ZYNQ��7000器件的靈活可編程邏輯能實現優化與差異化功能，使設計人員可以根據大部分應用的要求添加外設和加速器。通過ZYNQ��7000 AP SoC平颱，設計人員可以設計更智能的係統，控製和分析部分利用靈活的軟件、緊密配閤擅長實時處理的硬件，輔之以優化的係統接口，從而使得BOM成本可大幅削減、NRE成本更低、設計風險減少、加快上市時間。
　　本書導讀
　　本書基於Xilinx公司的ZYNQ 7000 AP SoC，介紹瞭其體係結構與開發思想，並使用多個實例講述瞭其開發方法與流程。
　　全書共9章。第1章講述瞭ZYNQ 7000 AP SoC傢族的特點，及其與傳統FPGA和SoC的區彆，給讀者提供瞭一定的背景資料，使得讀者對ZYNQ��7000 AP SoC的芯片和開發思想具有整體的概念。
　　第2章簡要介紹瞭ZYNQ 7000 AP SoC的體係與結構，包括應用處理單元、接口與引腳、時鍾、復位、JTAG調試與測試、啓動與配置、係統的互聯結構和可編程邏輯，並著重描述瞭ZYNQ 7000 AP SoC軟件開發的獨特之處以及設計基於可編程邏輯的算法加速器時需要考慮的多個問題。初學者一開始可能不容易理解這些內容，但是對這些內容有基本的理解之後，能更好地在編程、開發時，針對ZYNQ��7000 AP SoC的體係設計更高效的軟硬件架構。因為ZYNQ��7000 AP SoC的特性眾多，本書並未對器件手冊和用戶指南進行簡單的翻譯、復製，而是根據作者的理解、認識進行瞭歸類描述。
　　第3章以Vivado開發套件為基礎，講述瞭ZYNQ��7000 AP SoC的軟硬件開發流程； 為瞭方便使用ISE/PlanAhead軟件的讀者入手，還簡要描述瞭使用它們開發ZYNQ 7000 AP SoC嵌入式軟件的方法，但本書仍以Vivado套件為主要工具進行開發講解。隻有熟練掌握瞭Vivado套件的使用方法，纔能做到高效的開發效率。
　　接下來的3章講述瞭ZYNQ 7000 AP SoC的軟硬件協同開發的思想與方法。其中，第4章為ZYNQ��7000 AP SoC中常用外設的使用示例，包括MIO/EMIO接口、通用I/O、中斷控製器、定時器係統等。第5章為XADC模塊的使用示例。第6章圍繞Vivado以IP為中心的設計思想，用實例講解瞭如何設計用戶自定義IP核。
　　第7章與第8章講述瞭針對ZYNQ 7000 AP SoC的、不同於傳統HDL和C手工編碼的高級開發方法。其中，第7章使用System Generator for DSP在Matlab/Simulink環境下建模，介紹瞭基於模型的DSP算法設計，並通過多個實例講解瞭其設計思想和設計流程。第8章講述瞭高層次綜閤的設計思想，使用Vivado HLS軟件，通過多個實例講述瞭高層次綜閤的設計思想和設計流程。這些內容並不是初學者所必須掌握的，然而它們可以作為更高級的開發方式，在復雜的、麵嚮産品的開發過程中起到非常重要的作用。
　　第9章詳細介紹瞭本書中所使用的安富利MicroZed平颱的特點、基本使用方法、常用外設的測試過程和運行開源Linux的方法。使用其他ZYNQ 7000 AP SoC硬件平颱的讀者，也可結閤其對應的硬件接口，進行相關的測試與驗證工作。
　　相關資源
　　本書中所有實例的相關源代碼都可在清華大學齣版社網站下載。
　　緻謝
　　在本書的寫作過程中，得到瞭賽靈思公司中國區公共關係經理張俊偉女士、工業市場營銷經理林逸芳女士和亞太區業務拓展經理羅霖先生的諸多幫助和鼓勵，並最終促成瞭本書的編寫； 感謝賽靈思為本書的編寫所提供的軟件授權。安富利公司的高級技術市場經理陳誌勇博士和高級高級現場銷售工程師黃誌剛為本書的寫作提供瞭技術支持和最新的MicroZed開發係統。感謝電子創新網為本書的實驗部分提供瞭高速、穩定的下載地址。感謝清華大學齣版社工作人員為本書的齣版所做的大量工作。最後要感謝傢人和朋友們的支持。
　　限於筆者的水平和經驗，加之時間比較倉促，疏漏或者錯誤之處在所難免，敬請讀者批評指正。有興趣的朋友可發送郵件，與作者進行交流； 也可發送郵件，與本書策劃編輯進行交流。
　　免責聲明
　　本書內容僅用於教學和科研目的，書中引用的部分例子、圖形和圖錶等內容的知識産權歸Xilinx公司與Avent公司所有，作者保留其餘內容的所有權利。禁止任何單位或個人摘抄或擴充本書內容用於齣版發行，嚴禁將本書內容應用與商業場閤。
　　作者
　　2015年9月

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